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項目教學(xué)法在VHDL語(yǔ)言與數字電路設計課中的應用論文
【摘 要】本文介紹了高職院校項目式教學(xué)改革的重要性，分析了VHDL語(yǔ)言課程實(shí)行項目教學(xué)的可行性，介紹了VHDL語(yǔ)言項目教學(xué)中項目設計的原則和方法，并詳細說(shuō)明了項目教學(xué)過(guò)程。
【關(guān)鍵詞】職業(yè)教育 教學(xué)改革 項目教學(xué)法 VHDL語(yǔ)言
項目教學(xué)法是一種切合職業(yè)教育特點(diǎn)，采用項目式組織形式實(shí)施課程教學(xué)的方法。項目教學(xué)法把理論與實(shí)踐教學(xué)有機地結合起來(lái)，鼓勵學(xué)生通過(guò)實(shí)踐活動(dòng)獲得知識，激發(fā)學(xué)生的學(xué)習動(dòng)機，發(fā)掘學(xué)生的創(chuàng )造潛能，因而得到很多高等職業(yè)院校教師和學(xué)生的青睞，逐步成為高等職業(yè)教育教學(xué)改革的發(fā)展方向。本文主要介紹項目教學(xué)法在VHDL語(yǔ)言與數字電路設計課中的應用。
一、實(shí)施項目式教學(xué)法的歷史背景和原因
當前，隨著(zhù)生產(chǎn)力的發(fā)展和技術(shù)的提高，用人單位對高素質(zhì)技能人才的要求也越來(lái)越高。然而，在實(shí)際教學(xué)過(guò)程中，高職學(xué)生普遍都存在文化基礎差，學(xué)習自覺(jué)性不夠或不會(huì )尋找較好的學(xué)習方法，上課注意力不夠集中易開(kāi)小差，學(xué)習被動(dòng)，尤其對理工科課程的邏輯推理很難適應和接受。另一方面，高職院校的教師自身面臨理論與實(shí)際結合不夠緊密，教學(xué)和科研水平不高等方面的缺陷，因此，如何改進(jìn)教學(xué)方法，提高教學(xué)質(zhì)量，提高學(xué)生的職業(yè)技能，是我們處在教學(xué)第一線(xiàn)的老師所必須面對的問(wèn)題。
VHDL語(yǔ)言與數字電路設計課程是一門(mén)理論性和實(shí)踐性很強的課程，既要求學(xué)生有扎實(shí)的數字電路功底，又要求有較強的高級程序語(yǔ)言能力，還必須有一定的芯片設計的知識。在傳統的教學(xué)方法中，一般先介紹VHDL語(yǔ)言與數字電路設計的基礎理論，然后進(jìn)行實(shí)踐教學(xué)。這種教學(xué)方法，由于學(xué)生缺少對真實(shí)職業(yè)情境的體驗以及必要的經(jīng)驗基礎而無(wú)法提起興趣。因此高職生在學(xué)習這些課程時(shí)普通反映比較“難懂”，而擔任該課程的老師也反映“難教”。如果在VHDL語(yǔ)言與數字電路設計課程引入項目教學(xué)法，從完成職業(yè)任務(wù)的需要出發(fā)，以提高學(xué)生職業(yè)技能為目標，通過(guò)“先做后學(xué)”，“在做中學(xué)”，這樣可以大大激發(fā)學(xué)生的學(xué)習動(dòng)機，從而大大提高教學(xué)質(zhì)量。
二、VHDL項目式教學(xué)改革的可行性
對一門(mén)課程引入項目教學(xué)方法，是需要具備一定條件的，并不是所有的課程都非常適合項目式教學(xué)。項目教學(xué)法首先是要能將整個(gè)課程劃分為若干個(gè)項目。VHDL語(yǔ)言的數字電路設計課的內容主要有邏輯電路設計、程序編寫(xiě)、編譯仿真、芯片引腳鎖定和下載等，完全能將這些知識點(diǎn)按照從簡(jiǎn)單到復雜，從單一到綜合的原則融入教學(xué)的能力目標中，用項目的方式組織起來(lái)進(jìn)行教學(xué)。其次，工科的課程的項目式教學(xué)還需要一定的教學(xué)儀器和場(chǎng)所等條件，就VHDL語(yǔ)言課程來(lái)說(shuō)，必須有專(zhuān)門(mén)的電腦機房和多媒體教室，還要有FPGA/CPLD實(shí)驗開(kāi)發(fā)平臺，教師完全可以在帶有實(shí)驗開(kāi)發(fā)系統的機房現場(chǎng)講解、演示并讓學(xué)生動(dòng)手操作。因此，有了這些具備項目教學(xué)的基本實(shí)驗條件，實(shí)施項目式教學(xué)應該是完全可行的。
三、VHDL語(yǔ)言課程項目式教學(xué)的項目設計原則和方法
項目教學(xué)法中的項目，不同于實(shí)際生產(chǎn)和商業(yè)服務(wù)中的工程項目，而是指以生產(chǎn)一種具體的、具有實(shí)際應用價(jià)值的產(chǎn)品或服務(wù)為目的的任務(wù)。這個(gè)任務(wù)必須有一定的應用價(jià)值，用于學(xué)習特定的教學(xué)內容，能將教學(xué)的理論知識和實(shí)踐技能結合在一起，學(xué)生有獨立動(dòng)手實(shí)踐的機會(huì )，并且還必須有一定的難度。完成這個(gè)任務(wù)不是已有知識和技能的運用,而是學(xué)生利用已有知識在一定范圍內學(xué)習新的知識和技能,解決過(guò)去從未遇到過(guò)的實(shí)際問(wèn)題。因此進(jìn)行項目設計需要把握幾個(gè)原則。
1.循序漸進(jìn)的原則
項目設計遵循的第一點(diǎn)是循序漸進(jìn)過(guò)程。這一過(guò)程很重要，因為學(xué)生在學(xué)習過(guò)程中是需要成功來(lái)激勵的。比如，下面的一段程序：
Library ieee;
Use ieee.Std_logic_1164.all;
Entity nand2 is
Port(a,b:in bit;Y:Out bit);
Architecture nand2_1 of nand2 is
Y<= a nand b;
End nand2_1;
上面的程序是一個(gè)簡(jiǎn)單的與非門(mén)電路的源程序。在學(xué)習前，很多同學(xué)特別是一些英語(yǔ)基礎較差的同學(xué)對“Entity”、“Architecture”等單詞覺(jué)得難“懂”。因此在教學(xué)過(guò)程中，要根據學(xué)生學(xué)習基礎較差的狀況，簡(jiǎn)單而通俗易懂的介紹與非門(mén)電路設計的完整過(guò)程，包括Quartus編程軟件的基本使用、程序的編寫(xiě)、編譯、引腳的鎖定、程序的下載等，特別讓學(xué)生在課堂上動(dòng)手實(shí)踐。對“Entity（實(shí)體）”、“Architecture（構造體）”，只要先告訴這些只是VHDL語(yǔ)言必須包含的兩個(gè)基本單元，而“Library ieee”只是VHDL語(yǔ)言中中一些庫的集合，類(lèi)似于UNIX和DOS中的目錄，至于“Use ieee.Std_logic_1164.all”則是VHDL語(yǔ)言的包集合，其作用跟C語(yǔ)言中的“Include”相同。學(xué)生剛學(xué)的時(shí)候沒(méi)有必要詳細了解它的確切的含義、具體內容或者適用的范圍，只要了解這個(gè)與門(mén)電路的源程序中，主要的設計就是使用了“Nand”這個(gè)“與非”邏輯運算符進(jìn)行了運算而已。通過(guò)這樣的講解學(xué)生就不會(huì )對“Entity”、“Architecture”等長(cháng)度較長(cháng)，且在日常交流中應用比較少單詞覺(jué)得“發(fā)秫”，就會(huì )覺(jué)得VHDL語(yǔ)言容易“上手”。
2.由單一到綜合的原則
項目設計遵循的第二點(diǎn)就是由單一到綜合。訓練應從單項訓練開(kāi)始，然后再過(guò)渡到綜合訓練。數字時(shí)鐘的設計，可以先從簡(jiǎn)單的10進(jìn)制開(kāi)始逐漸過(guò)渡到60進(jìn)制，然后再增加清零、調節小時(shí)、分鐘以及整點(diǎn)報時(shí)（甚至音樂(lè )報時(shí)）以及鬧鐘等一系列功能，這樣可以大地提高學(xué)生的動(dòng)手能力，實(shí)操性很強，學(xué)生開(kāi)始進(jìn)入狀態(tài)。
3.知識與技能的結合原則
項目設計遵循的第三點(diǎn)是將基本知識與設計技能有機結合。在教學(xué)的不同階段，完成不同基礎知識與VHDL程序設計方法的項目教學(xué)。如在介紹VHDL最基本知識的項目中，可借助學(xué)生過(guò)去學(xué)過(guò)的數字電路知識，使用電路原理圖的方法程序設計。如下圖所示：
在掌握了VHDL基本知識后，比如VHDL語(yǔ)言程序的基本結構（Entity、Architecture、Configuration等）和VHDL語(yǔ)言的描述方式時(shí)，項目就可以用RTL、行為描述等方式來(lái)設計。
根據項目設計的原則，因此選擇數字時(shí)鐘、交通燈的控制這些人們熟悉且隨處可見(jiàn)對象作為項目教學(xué)的主要內容，是十分適合的。表1列出了VHDL語(yǔ)言項目式教學(xué)的部分項目：
四、VHDL語(yǔ)言項目課程組織過(guò)程和教學(xué)過(guò)程
在項目教學(xué)法中,項目的選取是關(guān)鍵。教學(xué)的整個(gè)過(guò)程和所有的內容都要以項目來(lái)貫徹,項目確定后,整個(gè)教學(xué)過(guò)程也就確定下來(lái)。在項目實(shí)施中,學(xué)習過(guò)程成為一個(gè)人人參與的帶有創(chuàng )造性的實(shí)踐活動(dòng),它注重的不是最終的結果,而是完成項目的過(guò)程,這就要求盡可能地確立優(yōu)秀實(shí)用的項目。
VHDL語(yǔ)言在傳統的教學(xué)過(guò)程中，一般來(lái)說(shuō)，是要先利用一次課的時(shí)間介紹VHDL語(yǔ)言的基本知識，再在課堂上介紹VHDL語(yǔ)言進(jìn)行數字邏輯電路設計的方法，但不會(huì )讓學(xué)習動(dòng)手實(shí)踐，因為傳統的教學(xué)觀(guān)念認為，剛接觸這個(gè)課程的學(xué)生還不掌握VHDL基礎知識，根本不具備編寫(xiě)程序進(jìn)行數字電路設計的理論基礎和能力。接下來(lái)，就會(huì )花大量的課時(shí)介紹VHDL語(yǔ)言程序的基本結構、數據類(lèi)型、運算操作符、語(yǔ)言的描述方式、主要描述語(yǔ)句等，再介紹VHDL的編程語(yǔ)言（如Quartus）的使用方法，這樣經(jīng)過(guò)漫長(cháng)的理論介紹，最后才進(jìn)行一些實(shí)驗。在這個(gè)教學(xué)過(guò)程中理論和實(shí)踐的教學(xué)完全是割裂的，而且教師處于主體地位，完全是教師教，學(xué)生聽(tīng)的方式。這種方法，對激發(fā)學(xué)生的學(xué)習興趣，提高學(xué)生的技能，甚至對學(xué)生知識點(diǎn)的掌握方面效果都不會(huì )太好。因此，VHDL語(yǔ)言課中采用項目式教學(xué)方法，將完全不同于上面的教學(xué)方法。
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