時(shí)鐘穩定電路設計論文

時(shí)鐘穩定電路設計論文

　　１引言

　　近年來(lái)，為了滿(mǎn)足高速率工作的需求，許多系統采用雙倍數據率技術(shù)，如ＤＤＲＳＤＲＡＭ和雙采樣ＡＤＣ等［１］。在這些系統中，時(shí)鐘信號的上升沿和下降沿都會(huì )被用來(lái)采樣數據，因此，內部時(shí)鐘信號的占空比就必須穩定在５０％，并且要求時(shí)鐘抖動(dòng)要很小。然而，外部輸入的時(shí)鐘很難保證占空比為５０％，且時(shí)鐘在系統內部傳輸時(shí)，器件的不匹配、工藝偏差和溫度的變化等因素也會(huì )引起時(shí)鐘占空比的變化。許多方法可以為電路內部提供穩定的、占空比為５０％的時(shí)鐘信號�；�于延遲鎖相環(huán)技術(shù)［和連續時(shí)間積分器技術(shù)的時(shí)鐘穩定電路，由于其鑒相器都是采用門(mén)電路實(shí)現，極大地限制了電路工作的速度。傳統的基于差分脈寬控制環(huán)路技術(shù)［４－５］的時(shí)鐘穩定電路避免了使用鑒相器帶來(lái)的速度限制，但由于電荷泵充放電回路的不匹配以及基準電壓的不穩定，帶來(lái)了額外的時(shí)鐘抖動(dòng)。本文提出了一種新型的基于全差分連續時(shí)間積分器的時(shí)鐘穩定電路，避免了使用門(mén)電路鑒相器帶來(lái)的速度限制和電荷泵充放電電流不匹配引起的時(shí)鐘抖動(dòng)的增加，電路結構簡(jiǎn)單、輸出時(shí)鐘抖動(dòng)低。

　　２電路結構及分析

　　本文設計的時(shí)鐘穩定電路由占空比檢測電路、占空比糾正電路、延遲級和輸出時(shí)鐘緩沖器組成。占空比檢測電路將經(jīng)過(guò)延遲級后的差分時(shí)鐘信號占空比量化為Ｖｃｔｒｌ＋和Ｖｃｔｒｌ－兩個(gè)電壓信號，電壓信號通過(guò)跨導放大器后產(chǎn)生Ｉｏｐ和Ｉｏｍ兩個(gè)電流信號，電流信號控制經(jīng)過(guò)時(shí)鐘輸入緩沖級后的時(shí)鐘信號的共模電平，從而達到調整輸出時(shí)鐘占空比的目的。

　�。玻�１占空比檢測

　　電路占空比檢測電路是一個(gè)全差分連續時(shí)間積分器。其中，Ｒ和Ｃ分別是積分電阻和積分電容；ＣＬ為負載電容；ＯＴＡ是一個(gè)共源共柵作輸出級的兩級運算放大器。左上虛框中為兩級運算放大器的偏置電路，通過(guò)偏置電流源產(chǎn)生運算放大器需要的偏置電流。在兩級運算放大器中，第１級由于采用了二極管方式連接的ＰＭＯＳ管ＭＰ１和ＭＰ２，導致增益較低，輸出信號差分作用到共源共柵輸出級，增益主要在輸出級獲得，輸入級增益為［６］：Ａｖ１＝ｇｍＮ１／ｇｍＰ１（１）第２級的增益為：Ａｖ２＝ｇｍＰ４［（ｇｍＰ６ｒｄｓＰ６ｒｄｓＰ４）‖（ｇｍＮ４ｒｄｓＮ４ｒｄｓＮ６）］（２）該運算放大器的主極點(diǎn)由輸出級決定，因此具有很好的穩定性和較高的單位增益帶寬。圖３右下虛框中為兩級運算放大器的共模反饋電路，其工作原理為：當輸出電壓共模電平升高時(shí)，ＭＰ７，ＭＰ８管的柵壓升高，流過(guò)ＭＰ７，ＭＰ８管的電流減��；由于流過(guò)ＭＰ９，ＭＰ１０管的電流恒定，則流過(guò)ＭＰ１１，ＭＰ１２管的電流增大；通過(guò)電流鏡的作用，流過(guò)ＭＮ９，ＭＮ１０管的電流也增大，從而使運算放大器的輸出共模電平減小。反之，當輸出電壓共模電平降低時(shí)，通過(guò)共模反饋電路的調整，會(huì )使輸出共模電平升高。假設連續時(shí)間積分器中的ＯＴＡ為理想運算放大器，當運放建立后，積分器輸出電壓為：Ｖｃｔｒｌ＝Ｖｃｔｒｌ＋－Ｖｃｔｒｌ－＝－１ＲＣ∫Ｔ０（Ｖ＋ｏ－Ｖ－ｏ）ｄｔ（３）當輸出時(shí)鐘占空比大于５０％時(shí)，在一個(gè)時(shí)鐘周期Ｔ?xún)�，Ｖｏ＋高電平時(shí)間大于Ｖｏ－，Ｖｃｔｒｌ減��；當輸出時(shí)鐘占空比小于５０％時(shí)，在一個(gè)時(shí)鐘周期Ｔ?xún)�，Ｖｏ＋高電平時(shí)間小于Ｖｏ－，Ｖｃｔｒｌ增大；當輸出時(shí)鐘占空比等于５０％時(shí)，在一個(gè)時(shí)鐘周期Ｔ?xún)�，Ｖｏ＋高電平時(shí)間等于Ｖｏ－，Ｖｃｔｒｌ不再發(fā)生變化，電路達到穩定狀態(tài)。

　�。玻�２占空比調整

　　電路占空比調整電路由跨導放大器和輸入時(shí)鐘緩沖器組成，跨導放大器電路如圖４所示，輸入時(shí)鐘緩沖器電路如圖５所示。差分控制電壓信號Ｖｃｔｒｌ＋和Ｖｃｔｒｌ－通過(guò)ＭＯＳ管ＭＮ８，ＭＮ９產(chǎn)生差分電流，電流被ＭＰ６，ＭＰ７管復制后流過(guò)ＭＮ４，ＭＮ５管，然后經(jīng)電流鏡鏡像后產(chǎn)生流過(guò)ＭＮ６，ＭＮ７管的差分電流，這些差分電流用于調整輸入時(shí)鐘緩沖器的輸出信號ＶＯＭ和ＶＯＰ的直流電平，從而調整延遲級電路輸入時(shí)鐘信號的共模電平。ＭＰ０，ＭＰ１和ＭＮ０管為電路提供偏置電流，ＭＰ４，ＭＰ５，ＭＮ３管以及電阻Ｒ１，Ｒ２構成的差分電路為輸入差分對提供負反饋，從而提高電路的線(xiàn)性度。電路也被用于時(shí)鐘穩定電路的延遲級和輸出時(shí)鐘緩沖器，為了減小電路的時(shí)鐘抖動(dòng)和降低輸入信號的擺幅，輸入管和尾電流源管均采用較大的寬長(cháng)比。占空比調整電路的工作原理當輸入時(shí)鐘占空比不是５０％時(shí)，由跨導放大器產(chǎn)生的差分電流使得輸入時(shí)鐘緩沖器輸出的差分時(shí)鐘信號直流電平提高有差異，從而改變延遲級電路輸入差分時(shí)鐘信號的共模電平，調整輸出時(shí)鐘占空比。

　　３仿真結果及分析

　　電路采用０．１８μｍ標準ＣＭＯＳ工藝設計，利用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ仿真工具進(jìn)行仿真，電源電壓為１．８Ｖ，輸入時(shí)鐘信號頻率為２ＧＨｚ。當輸入時(shí)鐘占空比分別為２０％，５０％和８０％時(shí)，時(shí)鐘穩定電路輸入時(shí)鐘信號、控制信號及輸出時(shí)鐘信號的仿真波形分別如圖７、圖８和圖９所示，輸出時(shí)鐘占空比分別被調整為４９．７８％，５０．０３％和５０．８０％�？梢钥闯�，本文設計的時(shí)鐘穩定電路具有調整時(shí)鐘信號占空比的功能，能將輸入時(shí)鐘信號占空比由２０％～８０％調整為５０％±１％，滿(mǎn)足電路設計的要求。為了分析時(shí)鐘穩定電路輸出時(shí)鐘信號的周期穩定性，利用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ仿真工具對輸出時(shí)鐘信號的抖動(dòng)進(jìn)行了仿真，結果如圖１０所示。仿真得到的時(shí)鐘抖動(dòng)大小為１３１．０５３ｆｓ，滿(mǎn)足超高速Ａ／Ｄ轉化器對內部時(shí)鐘信號抖動(dòng)的要求。

　　４結論

　　本文設計了一種基于全差分連續時(shí)間積分器的時(shí)鐘穩定電路。電路采用０．１８μｍ標準ＣＭＯＳ工藝實(shí)現，利用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ軟件進(jìn)行仿真，能將輸入頻率為２ＧＨｚ、占空比為２０％～８０％的時(shí)鐘信號調整為５０％±１％，可以很好地抑制輸出時(shí)鐘信號的抖動(dòng)，將抖動(dòng)大小控制在１３１．０５３ｆｓ。該電路可應用在超高速Ａ／Ｄ轉換器中，用于調整內部時(shí)鐘信號的占空比和抑制抖動(dòng)。

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