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電子類(lèi)面試題-你都會(huì )嗎？
模擬電路
1、基爾霍夫定理的內容是什么?(仕蘭微電子)
2、平板電容公式(C=εS/4πkd)。(未知)
3、最基本的如三極管曲線(xiàn)特性。(未知)
4、描述反饋電路的概念，列舉他們的應用。(仕蘭微電子)
5、負反饋種類(lèi)(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋);負反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非線(xiàn)性失真，有效地擴展放大器的通頻帶，自動(dòng)調節作用)(未知)
6、放大電路的頻率補償的目的是什么，有哪些方法?(仕蘭微電子)
7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線(xiàn)的幾個(gè)方法。(未知)
8、給出一個(gè)查分運放，如何相位補償，并畫(huà)補償后的波特圖。(凹凸)
9、基本放大電路種類(lèi)(電壓放大器，電流放大器，互導放大器和互阻放大器)，優(yōu)缺點(diǎn)，特別是廣泛采用差分結構的原因。(未知)
10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。(未知)
11、畫(huà)差放的兩個(gè)輸入管。(凹凸)
12、畫(huà)出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫(huà)出一個(gè)晶體管級的運放電路。(仕蘭微電子)
13、用運算放大器組成一個(gè)10倍的放大器。(未知)
14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性(就是個(gè)積分電路)，并求輸出端某點(diǎn)的rise/fall時(shí)間。(Infineon筆試試題)
15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC<
16、有源濾波器和無(wú)源濾波器的原理及區別?(新太硬件)
17、有一時(shí)域信號S=V0sin(2pif0t)+V1cos(2pif1t)+2sin(2pif3t+90),當其通過(guò)低通、帶通、高通濾波器后的信號表示方式。(未知)
18、選擇電阻時(shí)要考慮什么?(東信筆試題)
19、在CMOS電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì )用p管還是N管，為什么?(仕蘭微電子)
20、給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。(Infineon筆試試題)
21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫(huà)出你知道的線(xiàn)路結構，簡(jiǎn)單描述其優(yōu)缺點(diǎn)。(仕蘭微電子)
22、畫(huà)電流偏置的產(chǎn)生電路，并解釋。(凹凸)
23、史密斯特電路,求回差電壓。(華為面試題)
24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期....)(華為面試題)
25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。(仕蘭微電子)
26、VCO是什么,什么參數(壓控振蕩器?)(華為面試題)
27、鎖相環(huán)有哪幾部分組成?(仕蘭微電子)
28、鎖相環(huán)電路組成，振蕩器(比如用D觸發(fā)器如何搭)。(未知)
29、求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結構圖。(未知)
30、如果公司做高頻電子的，可能還要RF知識，調頻，鑒頻鑒相之類(lèi)，不一一列舉。(未知)
31、一電源和一段傳輸線(xiàn)相連(長(cháng)度為L(cháng),傳輸時(shí)間為T(mén))，畫(huà)出終端處波形，考慮傳輸線(xiàn)無(wú)損耗。給出電源電壓波形圖，要求繪制終端波形圖。(未知)
32、微波電路的匹配電阻。(未知)
33、DAC和ADC的實(shí)現各有哪些方法?(仕蘭微電子)
34、A/D電路組成、工作原理。(未知)
35、實(shí)際工作所需要的一些技術(shù)知識(面試容易問(wèn)到)。如電路的低功耗，穩定，高速如何做到，調運放，布版圖注意的地方等等,一般會(huì )針對簡(jiǎn)歷上你所寫(xiě)做過(guò)的東西具體問(wèn)，肯定會(huì )問(wèn)得很細(所以別把什么都寫(xiě)上，精通之類(lèi)的詞也別用太多了)，這個(gè)東西各個(gè)人就不一樣了，不好說(shuō)什么了。(未知)____________________________________________________________
數字電路
1、同步電路和異步電路的區別是什么?(仕蘭微電子)
2、什么是同步邏輯和異步邏輯?(漢王筆試)
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
3、什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求?(漢王筆試)
線(xiàn)與邏輯是兩個(gè)輸出信號相連可以實(shí)現與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現，由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。同時(shí)在輸出端口應加一個(gè)上拉電阻。
4、什么是Setup和Holdup時(shí)間?(漢王筆試)
5、setup和holdup時(shí)間,區別.(南山之橋)
6、解釋setuptime和holdtime的定義和在時(shí)鐘信號延遲時(shí)的變化。(未知)
7、解釋setup和holdtimeviolation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。(威盛VIA2003.11.06上海筆試試題)
Setup/holdtime是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。輸入信號應提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿(mǎn)足setuptime,這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。如果holdtime不夠，數據同樣不能被打入觸發(fā)器.建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime)。建立時(shí)間是指在時(shí)鐘邊沿前，數據信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數據，將會(huì )出現metastability的情況。如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。
8、說(shuō)說(shuō)對數字邏輯中的競爭和冒險的理解，并舉例說(shuō)明競爭和冒險怎樣消除。(仕蘭微電子)
9、什么是競爭與冒險現象?怎樣判斷?如何消除?(漢王筆試)
在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
10、你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?(漢王筆試)
常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。
11、如何解決亞穩態(tài)。(飛利浦-大唐筆試)
亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。在這個(gè)穩定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)
用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。
12、IC設計中同步復位與異步復位的區別。(南山之橋)
13、MOORE與MEELEY狀態(tài)機的特征。(南山之橋)
14、多時(shí)域設計中,如何處理信號跨時(shí)域。(南山之橋)15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。(飛利浦-大唐筆試)
Delay
16、時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應滿(mǎn)足什么條件。(華為)
17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有clock的delay,寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達式。(威盛VIA2003.11.06上海筆試試題)
18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。(威盛VIA2003.11.06上海筆試試題)
19、一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。(威盛VIA2003.11.06上海筆試試題)
20、給出一個(gè)門(mén)級的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴(lài)于關(guān)鍵路徑。(未知)
21、邏輯方面數字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區別，優(yōu)點(diǎn))，全加器等等。(未知)
22、卡諾圖寫(xiě)出邏輯表達使。(威盛VIA2003.11.06上海筆試試題)
23、化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithp-wellprocess.plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofpMOSandNMOSforeachsegmentofthetransfercurve?(威盛筆試題circuitdesign-beijing-03.11.09)
25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofpMOSandNMOSandexplain?
26、為什么一個(gè)標準的倒相器中p管的寬長(cháng)比要比N管的寬長(cháng)比大?(仕蘭微電子)
27、用mos管搭出一個(gè)二輸入與非門(mén)。(揚智電子筆試)
28、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。(威盛筆試題circuitdesign-beijing-03.11.09)
29、畫(huà)出NOT,NAND,NOR的符號，真值表，還有transistorlevel的電路。(Infineon筆試)
30、畫(huà)出CMOS的圖，畫(huà)出tow-to-onemuxgate。(威盛VIA2003.11.06上海筆試試題)
31、用一個(gè)二選一mux和一個(gè)inv實(shí)現異或。(飛利浦-大唐筆試)
32、畫(huà)出Y=A*B+C的cmos電路圖。(科廣試題)
33、用邏輯們和cmos電路實(shí)現ab+cd。(飛利浦-大唐筆試)
34、畫(huà)出CMOS電路的晶體管級電路圖，實(shí)現Y=A*B+C(D+E)。(仕蘭微電子)
35、利用4選1實(shí)現F(x,y,z)=xz+yz’。(未知)
36、給一個(gè)表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門(mén)實(shí)現(實(shí)際上就是化簡(jiǎn))。
37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據輸入波形畫(huà)出各點(diǎn)波形。(Infineon筆試)
38、為了實(shí)現邏輯(AXORB)OR(CANDD)，請選用以下邏輯中的一種，并說(shuō)明為什么?1)INV2)AND3)OR4)NAND5)NOR6)XOR答案：NAND(未知)
39、用與非門(mén)等設計全加法器。(華為)
40、給出兩個(gè)門(mén)電路讓你分析異同。(華
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