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數字系統設計綜合實(shí)驗報告
實(shí)驗1 加法器設計
1） 實(shí)驗目的
�。�1） 復習加法器的分類(lèi)及工作原理。
�。�2） 掌握用圖形法設計半加器的方法。
�。�3） 掌握用元件例化法設計全加器的方法。
�。�4） 掌握用元件例化法設計多位加法器的方法。
�。�5） 掌握用Verilog HDL語(yǔ)言設計多位加法器的方法。
�。�6） 學(xué)習運用波形仿真驗證程序的正確性。
�。�7） 學(xué)習定時(shí)分析工具的使用方法。
2） 實(shí)驗原理
加法器是能夠實(shí)現二進(jìn)制加法運算的電路，是構成計算機中算術(shù)運算電路的基本單元。目前，在數字計算機中，無(wú)論加、減、乘、除法運算，都是化為若干步加法運算來(lái)完成的。加法器可分為1位加法器和多位加法器兩大類(lèi)。1位加法器有可分為半加器和全加器兩種，多位加法器可分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。
�。�1）半加器
如果不考慮來(lái)自低位的進(jìn)位而將兩個(gè)1位二進(jìn)制數相加，稱(chēng)半加。實(shí)現半加運算的電路則稱(chēng)為半加器。若設A和B是兩個(gè)1位的加數，S是兩者相加的和，C是向高位的進(jìn)位。則由二進(jìn)制加法運算規則可以得到。
�。�2）全加器
在將兩個(gè)1位二進(jìn)制數相加時(shí)，除了最低位以外，每一位都應該考慮來(lái)自低位的進(jìn)位，即將兩個(gè)對應位的加數和來(lái)自低位的進(jìn)位三個(gè)數相加，這種運算稱(chēng)全加。實(shí)現全加運算的電路則稱(chēng)為全加器。
若設A、B、CI分別是兩個(gè)1位的加數、來(lái)自低位的進(jìn)位，S是相加
的和，C是向高位的進(jìn)位。則由二進(jìn)制加法運算規則可以得到：
3）
�。�1）
�。�2）
�。�3） 實(shí)驗內容及步驟 用圖形法設計半加器，仿真設計結果。 用原件例化的方法設計全加器，仿真設計結果 用原件例化的方法設計一個(gè)4為二進(jìn)制加法器，仿真設計結果，
進(jìn)行定時(shí)分析。
�。�4） 用Verilog HDL語(yǔ)言設計一個(gè)4為二進(jìn)制加法器，仿真設計結
果，進(jìn)行定時(shí)分析。
�。�5） 分別下載用上述兩種方法設計4為加法器，并進(jìn)行在線(xiàn)測試。
4)設計
1）用圖形法設計的半加器，如下圖1所示，由其生成的符號如圖2
所示。
2）用元件例化的方法設計的全加器如圖3所示，由其生成的符號如圖4所示。
圖三：
圖四：
5）全加器時(shí)序仿真波形如圖下圖所示
6）心得體會(huì )：
第一次做數字系統設計實(shí)驗，老師給我們講了用圖形法設計的全過(guò)程。在這次過(guò)程中，我進(jìn)一步加強對理論知識的學(xué)習，將理論與實(shí)踐結合起來(lái)。實(shí)驗過(guò)程中遇到了一個(gè)小問(wèn)題是生成半加器符號，后來(lái)發(fā)現缺了File/Create Default這一步。通過(guò)這一次的失誤，我明白了做事要認真！最后將實(shí)驗做出來(lái)了，體味了成功的喜悅！通過(guò)這次實(shí)驗我復習了加法器的分類(lèi)及工作原理，
并掌握了用圖形法設計半加器的方法，掌握了用元件例化法設計全加器的方法，掌握了用元件例化法設計多位加法器的方法，掌握了用Verilog HDL語(yǔ)言設計多位加法器的方法，學(xué)習了運用波形仿真驗證程序的正確性，學(xué)習定時(shí)分析工具的使用方法。
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