畢業(yè)實(shí)習總結報告
寫(xiě)于1999年10月28日，看了第七章才知道原來(lái)我寫(xiě)實(shí)習報告也很有幽默感…… 畢業(yè)實(shí)習總結報告
電子與信息技術(shù)
xxx班
Charlwin No.9
同組：Neville Chen philip Gao
一、 設計名稱(chēng)
簡(jiǎn)易數字頻率計
二、 設計任務(wù)
設計一臺至少5位數字顯示的簡(jiǎn)易頻率計。
三、設計目的
1、熟悉GAL器件的結構，了解ABEL編程語(yǔ)言及其編程方法。
2、熟悉EDA軟件Lattice Synario的設計環(huán)境和方法。
3、掌握數字頻率計的工作原理及其設計方法。
4、掌握計數器和分頻器的原理及其設計方法。
四、設計要求
1、基本要求
(1)頻率測量
a. 測量范圍：信號：方波，正弦波;
幅度：0.5V至5V;
頻率：1Hz～100KHz;
b. 測量誤差：≤0.1%;
(2)顯示器：實(shí)現十進(jìn)制數字顯示，顯示位數為5位。
(3)自行設計并制作時(shí)鐘電路，所配晶振為32768Hz。
五、實(shí)驗器件
1、Lattice ISp 1016 pLCC60C 可編邏輯陣列一片。
2、8段發(fā)光二極管顯示器5個(gè)，CD4511 BCD譯碼器5片。
3、32768Hz晶體振蕩器一個(gè)，IC 7411一片，電容、電阻若干。
六、基本原理與設計過(guò)程
1、流程圖
2、實(shí)驗原理圖
實(shí)現頻率測量，應使被測信號在1秒的閘門(mén)時(shí)間內用數字計數器計數，并將結果顯示出來(lái)。因為我們使用的是1秒的標準信號，所以顯示出來(lái)的結果就是被測信號的頻率值。
根據以上理論，我們設計的實(shí)驗原理圖如下：
3、圖中各模塊電路的功能與實(shí)現方法如下：
1) 時(shí)鐘電路
受條件限制，我們使用的是32768Hz的晶體振蕩器。為產(chǎn)生32768Hz的時(shí)鐘信號，我們采用了下圖的振蕩電路：
測量輸出為32763Hz(與所需信號約有0.015%的誤差)、幅度為5V、占空比為50%的方波。
2)分頻器
為實(shí)現寬度為1秒的閘門(mén)信號, 將32768Hz時(shí)鐘信號進(jìn)行216(即32768)次分頻, 便可得到1秒的閘門(mén)信號, 我們采用一個(gè)16位的二進(jìn)制計數器進(jìn)行分頻，其中，16位二進(jìn)制計數器又以五個(gè)4位二進(jìn)制計數器級聯(lián)組成。4位二進(jìn)制計數器原理圖如下。
以上為使用T觸發(fā)器組成的同步帶進(jìn)位二進(jìn)制計數器，電路為標準電路，根據數字電路教科書(shū)范例修改而成。其中，Q4，Q3，Q2，Q1分別為四位輸出，T為輸入脈沖信號，CLK為同步時(shí)鐘，C為進(jìn)位輸出。用五個(gè)4位二進(jìn)制計數器級聯(lián)(因為要考慮占空比，所以空出最低一個(gè)計數器的最低端不用，故需要在最高端補回一個(gè)計數器，共需要五個(gè)計數器)就形成16位二進(jìn)制計數器，原理圖如下。
圖中C4單元即上面的4位二進(jìn)制計數器，它們的Q4-Q1分別與本圖中的Q14-Q1相連;Q15為最高端的計數器的Q1、Q2信號“與”的結果;CLK為同步時(shí)鐘，VCC為高電平，C為溢出標志。閘門(mén)時(shí)間由Q15輸出。Q15輸出的信號的頻率為0.5Hz，周期為2秒，因為占空比為50%，因而可以產(chǎn)生1秒的閘門(mén)時(shí)間。這個(gè)計數器還空出兩個(gè)擴展端口，即最高端計數器的Q3、Q4位，可用來(lái)實(shí)現控制脈沖及擴展部分。
3)閘門(mén)電路
上圖中，FX輸入為需要測試的外部信號，CLEAR為控制電路輸出的清零信號，CK為控制電路輸出的時(shí)鐘信號，COUT為輸出給十進(jìn)制計數器的時(shí)鐘信號。這個(gè)電路將控制電路輸出的信號處理成閘門(mén)信號，并與被測信號相“與”，產(chǎn)生需要測試的一段脈沖，并從COUT輸出給同步十進(jìn)制計數器作同步時(shí)鐘，從而達到計算脈沖個(gè)數的目的。
4)控制脈沖發(fā)生器
整個(gè)電路的控制信號有兩個(gè)，分別是計數器清零信號和顯示鎖存信號，兩信號的時(shí)序如下：當閘門(mén)開(kāi)啟前，必須給一個(gè)清零信號給計數器清零，從而使計數器在閘門(mén)開(kāi)啟的時(shí)間內從零開(kāi)始計數。當閘門(mén)信號關(guān)閉時(shí)，計數器也停止計數。此時(shí)將計數結果送到顯示電路顯示。在計數器計數過(guò)程中，顯示電路必須鎖定，即不顯示計數器的計數過(guò)程，而僅將每次的計數結果顯示出來(lái)。因此，要在閘門(mén)關(guān)閉的時(shí)間范圍內給一個(gè)脈沖來(lái)控制顯示電路的輸入。我們使用了ABEL語(yǔ)言來(lái)構造這個(gè)模塊，程序如下：
MODULE NAND16_1
"Inputs
A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15 pin;
"Outputs
V,LS,CTRL pin;
Equations
V= A0 & !A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A14 & !A15;
LS= !A0 & !A1 & !A2 & !A3 & !A4 & !A5 & !A6 & !A7 & !A8 & !A9 & !A10 & !A11 & !A12 & !A13 & !A14 & A15;
CTRL= A0 & A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A15;
END
由于我們設計的十進(jìn)制計數器的清零信號是高電平有效的，因此我們取閘門(mén)開(kāi)啟前的最后一個(gè)時(shí)鐘脈沖作為清零信號V，這樣則有V= A0 & !A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A14 & !A15 。對于顯示鎖存信號，由于譯碼器CD4511的鎖存輸入端是低電平有效，但我們在該模塊清零信號輸出后又加了一個(gè)反相器才從芯片輸出到顯示電路，所以我們選取閘門(mén)信號結束后的第一個(gè)時(shí)鐘作為顯示鎖存信號LS，LS= !A0 & !A1 & !A2 & !A3 & !A4 & !A5 & !A6 & !A7 & !A8 & !A9 & !A10 & !A11 & !A12 & !A13 & !A14 & A15�？刂菩盘朇TRL則被送入閘門(mén)電路中作時(shí)鐘信號。它是一個(gè)當分頻器計數到16383或32767時(shí)產(chǎn)生的一個(gè)脈沖信號，故CTRL= A0 & A1 & A2 & A3 & A4 & A5 & A6 & A7 & A8 & A9 & A10 & A11 & A12 & A13 & !A15。
5)刷新時(shí)間控制電路
為實(shí)現刷新時(shí)間在1秒，0.1秒，0.01秒變換，就必須對分頻器進(jìn)行預置。因為時(shí)鐘為32768Hz，則1秒共有32768個(gè)時(shí)鐘脈沖，預置數為32768-32768=0=(0000)16，即不用進(jìn)行置位;而0.1秒約有3277個(gè)時(shí)鐘脈沖, 則預置數為32768-3277=29491=(7333)16，0.01秒約等于328個(gè)時(shí)鐘，預置數為32768-328=32440=(7EB8)16。我們對外部的選擇進(jìn)行編碼，設(00)為1秒，(01)為0.1秒，(10)為0.01秒。為避免電路進(jìn)入(11)的掛起現象，增設(11)為缺省值1秒。將四個(gè)狀態(tài)用兩位編碼，輸出到分頻器，分頻器根據不同的狀態(tài)分別對二進(jìn)制計數器進(jìn)行預置初始值，就可以動(dòng)態(tài)地對信號進(jìn)行取樣了。由于時(shí)間及器件的局限，本模塊并沒(méi)有在實(shí)際電路中實(shí)現，特此說(shuō)明。
6)5位十進(jìn)制計數器
該計數器是在閘門(mén)開(kāi)啟時(shí)間內對被測信號進(jìn)行十進(jìn)制計數，并以BCD碼方式輸出。它由5個(gè)同步十進(jìn)制加法計數器組成，為避免異步造成的時(shí)間延遲，我們采用同步進(jìn)位，這也是一個(gè)標準電路。每個(gè)同步十進(jìn)制加法計數器模塊的電路如下：
圖中Q1，Q2，Q4，Q8即8421碼對應各位，C為進(jìn)位;T為控制T觸發(fā)器翻轉的脈沖信號：最低級直接連VCC，以上每一級需要的T都由下面各級的進(jìn)位C相“與”產(chǎn)生;RST為清零信號輸入;CLK為控制各十進(jìn)制計數器的同步時(shí)鐘信號。
7)顯示電路
顯示電路是將5位十進(jìn)制同步計數器輸出的BCD碼寄存起來(lái)并轉換為十進(jìn)制數字在LED顯示出來(lái)。具體電路如下圖：
4、總電路圖
如下圖：
七、測試過(guò)程中遇到的問(wèn)題及解決方法
1、在編譯某一個(gè)模塊時(shí)，系統常出現某些輸入節點(diǎn)出現不穩定狀態(tài)而導致出錯的信息。經(jīng)分析，我們知道了在模塊中的輸入節點(diǎn)是不能懸空的，要么接一個(gè)I/0 pAD,要么接電源或地，否則就會(huì )出現狀態(tài)不穩定。
2、在A(yíng)BEL語(yǔ)言程序的編譯中，系統常出現模塊沒(méi)有時(shí)鐘信號的錯誤提示。這是因為在Lattice Synario中，為了增加設計的靈活性，允許不同模塊中采用不同的時(shí)鐘信號。因而在A(yíng)BEL語(yǔ)言編程時(shí)，必須定義模塊的時(shí)鐘信號，格式為OUT.AC=CLK。其中，OUT為模塊輸出，CLK為定義的時(shí)鐘信號，.AC則是變量OUT的點(diǎn)擴展屬性。
3、在整個(gè)工程的編譯中，多次出現設計所需的GLB超出芯片的GLB數的出錯提示。經(jīng)分析，ISp 1016的內部提供的GLB為16個(gè)。GLB，即通用邏輯陣列塊，是一個(gè)與或陣列。對于一般的邏輯與非結構，基本不占用GLB資源;但寄存器卻占用大量GLB資源。經(jīng)推算，我們估計大約四個(gè)寄存器便要占用一個(gè)GLB資源。因而程序中不能用太多的寄存器，否則就很容易超出16個(gè)的限制。解決的方法可以是用與門(mén)、或門(mén)和非門(mén)等分立電路來(lái)表示寄存器，以減少GLB的消耗，但這樣可能會(huì )造成時(shí)延。另外一個(gè)辦法是將某些電路移出芯片，用分立元件來(lái)實(shí)現。
4、在接線(xiàn)過(guò)程中，我們發(fā)現ISp 1016的管腳并沒(méi)有和電路板的輸出腳連接，而且電路板的輸出腳號與ISp 1016的管腳號也并非一一對應。因此我們使用了萬(wàn)用表，在ISp芯片的管腳與電路板的輸出腳之間測量其是否短路，以確定其對應關(guān)系。
5、由于所用電路板經(jīng)長(cháng)期使用，某些內部線(xiàn)路已出現斷路，致使電路不能正常輸出和顯示。對此，我們使用了萬(wàn)用表測量判斷其是否連通。若斷路，則將元件往旁邊移位;如果位置上受限制無(wú)法移動(dòng)元件，則用導線(xiàn)直接連接。個(gè)別節點(diǎn)還出現松動(dòng)，我們便將粗導線(xiàn)插進(jìn)去，補滿(mǎn)空隙以保證接觸良好。
7、在電路的調試中，我們發(fā)現所設計的電路的抗干擾能力比較差。當我們測量100kHz的信號時(shí)，結果往往只有30k～40kHz;但如果我們將示波器的電容探頭接到時(shí)鐘信號輸入時(shí)，結果就為92kHz;如果輕輕碰一下CD4511或者有人在電路旁走過(guò)時(shí)，顯示結果就又會(huì )有明顯的下降，大約降到60～70kHz;當人遠離電路半米左右，則結果又會(huì )回到92kHz。我們認為這是由于電路中分布電容的影響，亦有可能是閘門(mén)信號的上升沿和下降沿不穩定所致。解決方法為：在晶振電路中加大電阻和在振蕩電路輸出加一級反相器來(lái)提高上升沿和下降沿的穩定性。
八、感受與經(jīng)驗
通過(guò)本次畢業(yè)實(shí)習，我鞏固了在“電子測量”方面所學(xué)的知識，并學(xué)習了p
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